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Claves de la noticia
- TrendForce prevé que CoWoS-L seguirá siendo la opción principal de empaquetado avanzado para chips de IA hasta 2028.
- TSMC declara un salto desde los 3,3 retículos máximos de CoWoS-S hasta 5,5 retículos certificados para CoWoS-L.
- Intel compite con EMIB-T, una arquitectura de puentes de silicio con vías verticales que busca reducir el coste del gran interposer.
La carrera por los aceleradores de inteligencia artificial ya no se decide únicamente por el nodo de fabricación. También importa cuánta lógica y memoria de alto ancho de banda caben juntas, cómo se conectan y qué rendimiento puede sostener el ensamblaje. Un nuevo análisis de TrendForce sitúa el empaquetado CoWoS-L de TSMC como la solución dominante hasta 2028, aunque Intel intenta abrirse paso con EMIB-T.
El interposer se convierte en el límite
Un acelerador moderno reúne varios bloques de cálculo y pilas de memoria HBM en un mismo paquete. CoWoS —siglas de Chip on Wafer on Substrate— emplea un interposer para proporcionar las conexiones densas y cortas que necesitan esos componentes. Esa capa intermedia es esencial: la HBM solo entrega su enorme ancho de banda si puede comunicarse con la lógica mediante miles de enlaces próximos y eficientes.
CoWoS-S utiliza un interposer de silicio. TSMC fija su techo en 3,3 veces el área de un retículo, aproximadamente 2.700 mm². TrendForce añade una referencia más tangible: esa configuración puede integrar dos SoC o chiplets y ocho módulos HBM. A medida que los diseños incorporan más cálculo y memoria, fabricar una pieza de silicio todavía mayor choca con las dimensiones máximas que puede exponer el equipo litográfico y encarece el conjunto.
CoWoS-L cambia el enfoque. En lugar de depender de una gran lámina de silicio para toda la interconexión, combina un interposer moldeado con capas de redistribución y pequeños puentes de silicio locales, denominados LSI, allí donde hace falta una densidad superior. TSMC documenta además condensadores de trinchera profunda bajo el SoC para mejorar la alimentación. La ganancia no consiste en fabricar un transistor más pequeño, sino en quitar al interposer monolítico del camino crítico del crecimiento.
De 3,3 a 5,5 retículos: el salto que importa
La cronología oficial ayuda a separar la primera demostración del cambio de escala completo. TSMC puso en producción en 2024 su primer CoWoS-L de 3,5 retículos. Frente al máximo de 3,3 de CoWoS-S, aquello representaba solo un 6,1% más de superficie. La compañía certificó después una versión de 5,5 retículos para iniciar producción en volumen en 2026.
| Tecnología | Tamaño | Cambio frente a CoWoS-S |
|---|---|---|
| CoWoS-S | Hasta 3,3 retículos | Base |
| Primer CoWoS-L | 3,5 retículos | +6,1% |
| CoWoS-L ampliado | 5,5 retículos | +66,7% |
Los porcentajes salen de un cálculo directo con las cifras publicadas por TSMC: (3,5 / 3,3 − 1) × 100 y (5,5 / 3,3 − 1) × 100. La comparación muestra que el verdadero cambio de escala no fue pasar a 3,5, sino alcanzar 5,5 retículos. Ese techo ofrece dos tercios más de superficie máxima que CoWoS-S para distribuir lógica, HBM, alimentación e interconexiones, aunque el área disponible no implica por sí sola el mismo aumento de rendimiento.
Esta distinción importa al interpretar los anuncios de aceleradores. El debut de Vera Rubin en MLPerf muestra el resultado que ve el usuario —más rendimiento del sistema—, mientras que CoWoS-L explica una parte de la infraestructura física necesaria para escalar esos equipos. TrendForce afirma que Nvidia y AMD ya han adoptado CoWoS-L y que Meta lo utiliza en MTIA 400.
Intel ofrece puentes en vez de una gran lámina
La alternativa más directa es EMIB-T. Intel incrusta pequeños puentes de silicio en el sustrato para conectar los bordes de los chips, en vez de colocarlos todos sobre un interposer completo. La variante T añade vías a través del silicio —TSV— para acortar el recorrido de la alimentación vertical y mejorar su densidad. Su documentación presenta este diseño como una opción para unir lógica con lógica o lógica con HBM mediante una cadena de montaje más sencilla.
TrendForce considera que esa arquitectura puede reducir el coste asociado a los interposers grandes, pero señala una contrapartida: la densidad de rutas del sustrato limita su rendimiento. Intel ha estrechado líneas, espacios y microbumps para responder a esa restricción. Según la firma de análisis, Google adoptaría EMIB-T en 2027 y AWS ya la está probando, mientras CoWoS-L conservaría ventaja en madurez y rendimiento de fabricación hasta 2028.
No son promesas equivalentes. TSMC publica características técnicas de una plataforma ya en producción; las asignaciones futuras de clientes que enumera TrendForce son previsiones y deben leerse como tales. La competencia tampoco elimina el cuello de botella de capacidad: desplaza parte de la demanda hacia otro proveedor y otra arquitectura. En paralelo, enlaces como los módulos ópticos de 1,6T que Tower y NewPhotonics llevaron a producción atacan otro límite del centro de datos, el movimiento de información entre paquetes y sistemas.
Más memoria cercana, no memoria indistinta
Hablar de HBM exige distinguirla de la memoria principal del servidor. Un módulo RDIMM de gran capacidad, como el DDR5 de 512 GB presentado por Micron, amplía la RAM accesible por la CPU. La HBM, en cambio, se coloca dentro del paquete del acelerador y prioriza ancho de banda mediante pilas muy próximas a la lógica. CoWoS-L no sustituye al DIMM: crea espacio y conexiones para añadir más recursos junto al chip que calcula.
De ahí surge la consecuencia industrial más relevante. El empaquetado avanzado deja de ser una etapa secundaria y pasa a condicionar qué aceleradores pueden diseñarse, cuánto cuestan y cuántos se entregan. El salto documentado de 3,3 a 5,5 retículos convierte a CoWoS-L en un aumento de escala del 66,7%, no en una simple revisión de proceso. Intel puede capturar pedidos donde coste o capacidad pesen más, pero para disputar el liderazgo tendrá que demostrar no solo una geometría mayor, sino volumen, rendimiento de fabricación y una cartera estable de clientes.
